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用Verilog HDL设计一个有两个输入变量A、B的数码比较器，当A＞B时，输出Z1Z2=10；A=B时，Z1Z2=11；A＜B时，Z1Z2=01。
答案
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第8题
四总线缓冲器的设计
实验要求
用原理图输入设计法或Verilog HDL文本输入设计法设计四总线缓冲器(CT74125)电路，建立四总线缓冲器的实验模式。通过电路仿真和硬件验证，进一步了解四总线缓冲器的功能和特性。
设计原理
四总线缓冲器CT74125的元件符号如图所示，输入端为A(A4～A1)，输出端为Y(Y4～Y1)，ENN是使能控制输入端，低电平有效，当ENN=0时，输出Y=A；当ENN=1时Y=Z(高阻态)。
第11题
5421BCD编码表如表所示，B5，B4，B2，B1是电路的输入端；N是5421BCD对应的十进制数。设计一个判别输入5421BCD码中是否出现0，2，4，7，9相应的码组，若输入出现上述码时，输出为F=1，否则F=0，用Verilog HDL完成电路的设计。
| N | B5B4B2B1 | F |
| 0 1 2 3 4 5 6 7 8 9 | 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 | |
