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[判断题]
若采用IEEE1588时钟,对传输网络的Qos要求是:时延<20ms,抖动<丢包率< 0.05%。()
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第5题
在图10.3.1所示的权电阻网络DAC中,设n=4,R=10kΩ,RF=5kΩ。若VREF=-5V,当输入的二进制数码D3D2D1D0=1001时,输出电压vO的理论值是多少?
第6题
如图所示为DDS激励的PLL频率合成器框图,已知DDS的相位累加器字长为32,时钟频率fc=50MHz,DDS输出频率fD=9.5MHz±54kHz,锁相环采用÷10/11双模前置分频器,若N计数器的分频比N=9~18,A计数器的分频比A=0~4,试求:
第7题
由双T网络和运放构成的带阻滤波电路如下图所示,其传输表达式为
,,
若C=15nf,R=10kΩ,R1=10kΩ,RF=5kΩ,输入信号为vi=10[cos(2π×1.1×103t)+COS(2π×104t)]mV,求输出vo=?
第8题
第10题
A.阵列处理机提高速度主要靠缩短时钟周期,流水线处理机主要靠增大处理单元数
B.阵列处理机利用并行性中的同时性,而流水线处理机利用的是时间重叠
C.阵列处理机使用互连网络来确定处理单元间的连接,而流水线处理机则不是
D.与流水线处理机不同,阵列处理机的结构是和所采用的并行算法紧密联系的