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[主观题]
用图所示可编程器件设计一个一位二进制全加器（要求写出设计步骤并画出熔丝图)
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用图所示可编程器件设计一个一位二进制全加器(要求写出设计步骤并画出熔丝图)
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更多“用图所示可编程器件设计一个一位二进制全加器（要求写出设计步骤并画出熔丝图)”相关的问题
第3题
若用图所示的四位D锁存器T4375组成一个四位数码寄存器，设要寄存的二进制数码为D3D2D1D0，试在T4375的外引脚图上标出这四位数码的每一位应分别送给哪个引脚，外部时钟脉冲CP应加至什么引脚。
第4题
题图所示是用ROM构成的七段译码电路框图。A4～A0是ROM的输入端，其中A3～A0，是数据输入端，最高位A4只用作试灯输入端(LT)。当 LT＝1时，不论二进制数码A3A2A1A0为何值，数码管七段全亮，当LT＝0时，数码管则显示4位二进制数所对应的十进制数码。半导体数码管为共阴极接法。试列出实现上述逻辑要求的ROM功能表，并画出ROM的阵列图。
第6题
用图(a)所示ROM、同步计数器74LS161设计一个节拍脉冲(Z1，Z2，…，Z8)信号发生器，时序应满足图(b)所示。要求：①说明ROM应有的最小容量(字，位)：②画出逻辑电路图及ROM编程点阵图。
第7题
某同学用图(a)所给器件构成电路，并在示波器上观察到如图(b)所示波形。试问电路是如何连接的？请画出逻辑电路图，并标明T值。
第8题
图6-18所示电路可用作阶梯波发生器。如果计数器是加／减计数器，它和DAC相适应，均是十位(二进制数)，时钟频率为1 MHz，求阶梯波的重复周期，试画出加法计数和减法计数时DAC的输出波形(控制信号S=0，加计数；S=1，减计数)。
第9题
设计题：设计一个可从3个寄存器中取数据并与输入数据进行比较的电路，如图3.1.24所示。
A、B、C及输入皆是四位，所使用器件应是常用中规模集成电路，但只要求定性设计，即画出所使用的器件的框图和信号的走向，不考虑信号的匹配和控制等细节，如图3.1.25所示形式。
第10题
以中规模电路为核心器件设计一个灯控逻辑电路，灯控逻辑如表所示，1表示“亮”，0表示“暗”。
| CP | 红灯 | 黄灯 | 绿灯 |
| 0 | 0 | 0 | 0 |
| 1 | 1 | 0 | 0 |
| 2 | 0 | 1 | 0 |
| 3 | 0 | 0 | 1 |
| 4 | 0 | 1 | 0 |
| 5 | 1 | 0 | 0 |
| 6 | 1 | 1 | 1 |
第11题
用一片如图A1-5所示的GAL16V8设计实现带有控制端的一位全加器，假设一位全加器的数据输入为Ai和Bi，低位进位为Ci，数据输出为Si(和)和Ci+1(高位进位)。
