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[主观题]

用图(a)所示ROM、同步计数器74LS161设计一个节拍脉冲(Z1,Z2,…,Z8)信号发生器,时序应满足图(b)所示。要求:①说

用图(a)所示ROM、同步计数器74LS161设计一个节拍脉冲(Z1,Z2,…,Z8)信号发生器,时序应满足图(b)所示。要求:①说明ROM应有的最小容量(字,位):②画出逻辑电路图及ROM编程点阵图。

用图(a)所示ROM、同步计数器74LS161设计一个节拍脉冲(Z1,Z2,…,Z8)信号发生器,时用图(a)所示ROM、同步计数器74LS161设计一个节拍脉冲(Z1,Z2,…,Z8)信号发生器,时

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第1题

图2.3.15(a)、(b)所示的逻辑门电路均为+5 V电源供电,在下列两种情况下,分别讨论图2.3.15(a)、(b)的

图2.3.15(a)、(b)所示的逻辑门电路均为+5 V电源供电,在下列两种情况下,分别讨论图2.3.15(a)、(b)的输出各是什么? (1)两个电路均为CMOS门;

(2)两个电路均为74LS系列TTL门,VIL(max)=0.8 V,VIH(min)=2 V。

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第2题

以如图所示的ROM电路实现同步计数器或序列信号发生器。试说明电路的设计是否存在问题。电路工作时会有什么结
果?

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第3题

用如教材图所示吞脉冲锁相频率合成器产生1~12频道电视图像载频,当双模前置分频器的分频比为÷64/65时,试确定
主计数器和辅助计数器对应的分频比N和A。设参考频率fr=5kHz,两计数器分频比的变化范围N=3~1023,A=3~63。
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第4题

题图所示是用ROM构成的七段译码电路框图。A4~A0是ROM的输入端,其中A3~A0,是数据输入端,最高位A4只用作试灯输

题图所示是用ROM构成的七段译码电路框图。A4~A0是ROM的输入端,其中A3~A0,是数据输入端,最高位A4只用作试灯输入端(LT)。当 LT=1时,不论二进制数码A3A2A1A0为何值,数码管七段全亮,当LT=0时,数码管则显示4位二进制数所对应的十进制数码。半导体数码管为共阴极接法。试列出实现上述逻辑要求的ROM功能表,并画出ROM的阵列图。

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第5题

试写出图所示的简单ROM中所存放的数据。

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第6题

现有图T5.6-1所示4字×4位的ROM若干片,如果接成8字×8位的ROM,问:

现有图T5.6-1所示4字×4位的ROM若干片,如果接成8字×8位的ROM,问:

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第7题

说明图P5.9所示ROM各存储单元中存储的数据,并分别写出D7,D6,…,D0的函数表达式。

说明图P5.9所示ROM各存储单元中存储的数据,并分别写出D7,D6,…,D0的函数表达式。

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第8题

分析图所示的计数器电路,并说明电路的特点。

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第9题

用计数器-ROM法设计一个16字8位的字序列信号发生器,依次输出ASCII码字符A,B,C,…,P代码信号。
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第10题

分析图7.3.11所示电路,说明该计数器的模值。

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第11题

试用ROM设计产生图9.2.5所示4路周期信号的逻辑电路,并画出逻辑图。

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