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[主观题]
用VHDL语言完成一个数据通信系统中的数据交换子系统,要求将8位并行数据转换成串行数据发送。
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第2题
第3题
设计一个移存型序列信号发生器,其产生序列与预置初态满足表7.3.10。 (1)试用4级D触发器完成上述设计。 (2)用VHDL语言完成上述设计。
第8题
用VHDL语言完成如下设计: (1)用行为描述法设计三变量奇数个1的判别电路; (2)用数据流法设计三变量偶数个1的判别电路; (3)用结构描述法设计三变量一致电路。
第9题
用VHDL语言设计一个时序逻辑电路其功能是对一组(256个)并行输入的8位数据进行判别,找出该组数据的最大值、最小值,并计算最大值与最小值之间的差值。