用下降沿触发的边沿T触发器和与非门设计一个同步十二进制加/减可逆计数器。

第1题

用下降沿触发的边沿D触发器和与非门设计一同步逻辑电路，要求电路的时序图如图所示。

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第2题

用上升沿触发的边沿JK触发器和与非门设计一异步逻辑电路，要求电路的状态图如图所示。

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第3题

在基于Verilog HDL的触发器的设计中，能够实现下降沿触发的关键字是( )。

A.posedge

B.negedge

C.notif0

D.notif1

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第4题

下降触出发的边沿JK触发器在时钟脉冲CP下降沿到来前J=1，K=0，而在CP下降沿到来后变为J=0，K=1，则触发器状态为（)

A,0状态

B，1状态

C状态不变

D状态不确定

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第5题

设计一单稳触发器，当遇输入触发信号（pul)的上升沿，输出8个输入脉冲（clk)周期宽度的低脉冲信号（dwp)。若在输

设计一单稳触发器，当遇输入触发信号(pul)的上升沿，输出8个输入脉冲(clk)周期宽度的低脉冲信号(dwp)。若在输出低脉冲期间又遇pul的上升沿，则输出低脉冲时宽(由pul上升沿起)继续顺延8个clk周期。

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第6题

下列哪一种触发方式不是外部中断所具备的触发方式：（)

A.上升沿

B.下降沿

C.双边沿

D.低电平

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第7题

下降沿触发的JK触发器是利用触发器内部门电路的延迟时间来实现下降沿触发的。()

下降沿触发的JK触发器是利用触发器内部门电路的延迟时间来实现下降沿触发的。（)

A.正确

B.错误

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第8题

组成移位寄存器的主要电路是（)

A.与非门

B.锁存器

C.组合逻辑电路

D.边沿触发器

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第9题

用ROM设计时序逻辑电路时，还需增加( )。

A.晶体管

B.逻辑门

C.与非门

D.触发器

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第10题

下列哪项不属于集成触发器按照触发方式的分类？（)

A.电平触发器

B.脉冲触发器

C.时钟触发器

D.边沿触发器

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第11题

边沿JK触发器利用______而引导触发的触发器。

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