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[主观题]
仿照7449的VHDL程序,写出7447的VHDL程序。据此写出电平高有效输出显示译码器7448的VHDL程序。
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第4题
第5题
一个逻辑器件的VHDL程序如下所示,试指出这是什么逻辑器件,并写出其真值表。
LIBRARY IEEE:
USE IEEE.STD_LOGIC 1164.AlLL;
ENTITY acodr IS
PORT(d:IN STD_LOGIC_VECTOR(7 DOWNTO0);
Z:OUT STD_LOGIC VECTOR(2 DOWNTO 0));
END acodr:
ARCHITECTURE be acodr OF acodr IS
BEGIN
PROCESS(d)
BEGIN
IF(d(7)='0')THEN z<="000"; 一只要d(7)=0
ELSIF(d(6)='0')THEN z<="001"; 一须d(6)d(7)=01
ELSIF(d(5)='0')THEN z<="010":
ELSIF(d(4)='0')THEN z<="011";
ELSIF(d(3)='0')THEN z<="100":
ELSIF(d(2)='0')THEN z<="101":
ELSIF(d(1)='0')THEN z<="110":
ELSE z<="111";
END IF:
END PROCESS:
END be_acodr:
第6题
某组合电路如图4.3.9所示。 (1)给输入、输出标出合适的信号名及有效电平标识。 (2)分析电路功能并指出各输入、输出端的作用。 (3)写出该电路的VHDL程序。 (4)若把该电路作为一个通用模块,试画出它的逻辑框图。
第9题